プロセスデザインキット(PDK)

タワーセミコンダクターのPDKは、回路動作が電気的安全動作領域（SOA）を超えた場合に警告を出す高度な分析技術を使用しており、信頼性を考慮した設計の最適化が可能です。さらに、事前に設計の最適化を図るためにシリコン検証済で高度にスケーラブルなデバイスモデルや安定した物理設計ツールがご利用いただけます。これらの強力で効率的なツールによってこれまでにない精度の回路シュミレーションが可能になり、全てのデザインフェーズにおけるカスタマーサポートによって、製品化までの時間を短縮し、潜在的な設計リスクを最小限に抑えます。デザインキットはCadencePDKとiPDKの両方をサポートします。

タワーセミコンダクターのデザインイネーブルメントプラットフォームの特徴:

• Keysight ADS との相互運用性を備えたCadence® Virtuoso® PDK
• Custom Compiler、ADS、TannerのEDA環境をサポートするiPDK
• MOSFET, MOSVAR用PSPモデル、BJT用HiCUMモデル、Resistor用R3モデル、RF SOI用HiSIM SOI モデル、LDMOS用HiSIM_HVなど、高精度でスケーラブルなRF/アナログモデル
• シミュレーションモデルと密接に連動し、最終アプリケーションに最適なレイアウトを回路図から迅速に合成することを可能にするスケーラブルなレイアウトセル(p-cell)
• モンテカルロ（統計やミスマッチ）シミュレーションをサポート
• 設計感度解析ができるPCMベースモデル
• X-Sigma –  歩留まりとパフォーマンスのトレードオフ検証を可能にするユニークなプロセスばらつきのモデリングツール
• 業界に先駆けたSOAと性能のトレードオフ評価を可能にするスケーラブルLDMOS
• 携帯電話から5Gまたはそれ以上のRF設計ニーズに合わせたインダクタおよびバランツールボックスおよびファンドリ認証された電磁界解析などの設計ツール
• パフォーマンス/歩留まりのトレードオフを最適化するアナログ/RFに適したダミーフィルやスリットルール　
• レイアウト合成時間を短縮するために強化されたレイアウトユーティリティ
• Flip-Chipパッケージングの新機能を含むデバイスモデル、レイアウトパラメータに連動した寄生抽出とバックアノテーション
• シリコン検証済みの基板(サブストレート)モデルが組込まれたPDK
• デバイスと配線が信頼性基準の範囲で動作していることを保証する高度な電気的検証
• 特定のフローでKeysight ETHとCadence Legatoを介して自己整合的な電気熱シミュレーションが可能
• リファレンスデザインフロー – 適切なPDKとモデルの使用に注目したパワーマネジメントおよびSOIスイッチ設計に向けたシリコン検証済みのリファレンスフロー
• ESD、RESCAR制約チェック、電圧依存ルール検証DRC、P2Pなど、アナログおよび車載LSI設計に適用できるPERC信頼性チェック
• Ansys INTERCONNECT、Cadence CurvyCore、GDS Factory、Latitude Design Systems、Luceda、Siemens Tanner、Spark Photonics の Klayout ベースの DRC、Synopsys OptoCompiler をサポートし、SPICE シミュレータでの電気光学シミュレーション用の Verilog-A モデルを備えた、シリコンフォトニクス向けのクラス最高の設計を実現